Qinggui: Principios, diagramas de bloques y diagramas de circuitos del diseño de medidores de frecuencia digitales.
Palabras clave: EDA; frecuencímetro digital VHDL; simulación de forma de onda;
1 Introducción
VHDL (Lenguaje de descripción de hardware de circuito integrado de muy alta velocidad) nació en 1982. Es una herramienta desarrollada por el Departamento de Defensa de EE. UU. para el diseño rápido de circuitos y ahora se ha convertido en el lenguaje de descripción de hardware estándar de la industria del IEEE (Instituto de Ingenieros Eléctricos y Electrónicos). En comparación con los métodos tradicionales de diseño de sistemas de circuitos, VHDL tiene la capacidad de describir funciones de hardware del sistema en múltiples niveles, admite funciones de diseño de arriba hacia abajo y basadas en bibliotecas, y los diseñadores no necesitan comprender la estructura del hardware. Comience con el diseño del sistema, divida el diagrama de bloques del sistema y lleve a cabo el diseño estructural de nivel superior. A nivel de diagrama de bloques, el comportamiento del circuito se describe en VHDL, se simula y se corrige, y luego se verifica a nivel de sistema. Finalmente, se genera una lista de red de un circuito lógico a nivel de puerta específico a través de una herramienta de optimización de síntesis lógica y se descarga a un dispositivo CPLD específico para realizar el diseño de un circuito integrado programable de aplicación específica (ASIC).
El frecuencímetro digital es una aplicación típica de los circuitos digitales. En el diseño de hardware real, existen muchos dispositivos y cableado complejo, lo que provocará grandes retrasos, lo que provocará errores de medición y poca confiabilidad. Con la aplicación generalizada de dispositivos lógicos programables complejos (CPLD), las herramientas EDA se utilizan como herramientas de desarrollo, utilizando el lenguaje VHDL. Todo el sistema se simplificará enormemente. Mejorar el rendimiento general y la confiabilidad.
Este artículo utiliza el lenguaje VHDL para implementar un sistema de medición de frecuencia de medidor de frecuencia digital de 8 bits en un dispositivo CPLD. Este sistema puede mostrar la frecuencia de la señal medida en decimales y no solo puede medir ondas sinusoidales. También se pueden medir ondas cuadradas y ondas triangulares. Tiene las características de tamaño pequeño, alta confiabilidad y bajo consumo de energía.
Principios básicos de diseño del frecuencímetro digital
El diagrama de bloques principal del frecuencímetro digital se muestra en la Figura 1. Consta principalmente de cinco módulos, a saber: circuito de generación de impulsos, circuito de generación de señal de control de medición de frecuencia, circuito del módulo de conteo, circuito de accionamiento de pestillo y decodificación. ?
Cuando el sistema funciona normalmente, la señal de entrada de 1 Hz proporcionada por el generador de impulsos es convertida por el generador de señal de control de medición de frecuencia para generar una señal de conteo. La señal medida genera una onda rectangular de la misma frecuencia. a través del circuito de conformación de señal y se envía al módulo de conteo. El módulo de conteo cuenta la onda rectangular de entrada y envía los resultados del conteo al pestillo para garantizar que el sistema pueda mostrar datos de manera estable. El circuito de control de decodificación de pantalla convierte los resultados del conteo binario en resultados correspondientes que se pueden mostrar en el tubo digital de siete segmentos. Los resultados del conteo se pueden ver en el tubo digital. ?
3 ¿Diseño e implementación?
3.1 División del diagrama de bloques del sistema y diseño estructural
De acuerdo con el diagrama de bloques del principio del sistema del medidor de frecuencia digital (en el cuadro de puntos de 1), el diagrama de circuito de nivel superior de El sistema diseñado se muestra en la Figura 2. ?
En la Figura 2, TESTCTL es el generador de señal de control de medición de frecuencia. La señal de habilitación de conteo TSTEN de TESTCTL puede generar una señal periódica con un ancho de 1 s y controla sincrónicamente el extremo de habilitación ENA de cada contador CNT10 del frecuencímetro: cuando TSTEN es alto, se permite el conteo, y cuando es bajo, se detiene el conteo.
REG32B es un pestillo. En el flanco ascendente de la señal Carga, los datos en el puerto de entrada del módulo se bloquean inmediatamente en REG32B y se emiten por el terminal de salida de REG32B, y luego el decodificador de siete segmentos puede decodificar la salida. Aquí se utiliza un pestillo. La ventaja es que los datos se pueden mostrar de forma estable y no seguirán parpadeando debido a las señales de borrado periódico.
CNT10 es un contador decimal. Hay una entrada de habilitación de reloj ENA para bloquear el valor de conteo. Se permite contar cuando el nivel es alto y se desactiva cuando el nivel es bajo. En la Figura 2, 8 contadores decimales CNT10 están conectados en cascada para realizar la función de conteo decimal de 8 bits.
SEVYM es un circuito controlador de pantalla decodificador de siete segmentos que puede traducir los resultados del conteo de frecuencia a números arábigos que se pueden mostrar en el tubo digital para facilitar la lectura de los resultados de la medición.
Para realizar la función del sistema, el generador de señal de control de medición de frecuencia TESTCTL, el contador CNT10 y el pestillo REG32B tienen problemas de sincronización de funcionamiento, que deben considerarse integralmente en el diseño.
La figura 3 muestra la secuencia de funcionamiento del sistema. En la Figura 3, CLK es una señal de reloj estándar con una frecuencia de 1 Hz generada por el generador de impulsos de la Figura 1. Cuando el extremo TSTEN del generador de señal de control de medición de frecuencia TESTCTL está en un nivel alto, se permite el conteo, y cuando está en un nivel bajo, se detiene el conteo. Durante el período de parada de conteo, el extremo de carga del generador de señales de control de medición de frecuencia TESTCTL genera un flanco ascendente y el primer valor de conteo del contador se bloquea en el pestillo REG32B. Después de medio ciclo CLK de la señal enclavada, el generador de señal de control de medición de frecuencia TESTCTL? _CNT genera un flanco ascendente para borrar el contador. Prepárese para una operación de conteo de 1 s.
Para generar este diagrama de tiempos, primero un flip-flop D forma un divisor entre dos. Cada vez que llega el flanco ascendente del reloj CLK, su valor se invertirá. El nivel alto de salida del flip-flop D es exactamente 1 s, por lo que puede usarse como el extremo TSTEN del generador de señal de control de medición de frecuencia TESTCTL para controlar el conteo. La señal de carga es solo la inversión de la señal en TSTEN. Medio ciclo CLK después de que termina el conteo, tanto CLK como TSTEN están bajos, ¿entonces CLR? _CNT genera un flanco ascendente como señal clara. ?
3.2 Programa fuente VHDL de cada módulo
Cuando se utiliza VHDL para describir el circuito del medidor de frecuencia digital, de acuerdo con el diagrama de circuito de nivel superior del sistema de medidor de frecuencia digital que se muestra en la Figura 2. , Siga el diseño de arriba hacia abajo. La idea es escribir el programa fuente VHDL de cada módulo y, finalmente, escribir el programa fuente VHDL de la descripción de nivel superior basado en cada módulo. Debido a limitaciones de espacio, este artículo solo presenta el programa fuente de la descripción de nivel superior del frecuencímetro digital. Los programas fuente VHDL de cada módulo son relativamente simples de escribir y se pueden escribir en consecuencia de acuerdo con sus respectivas funciones.
La descripción de nivel superior del programa fuente VHDL del medidor de frecuencia digital de 8 bits es:
Simulación funcional del sistema 4
El diseño del sistema digital Isp Expert El software lanzado por Lattice es un conjunto completo de software EDA que puede simular la sincronización y las funciones del sistema electrónico digital diseñado.
Utilice el software Isp Expert EDA de Lattice para compilar y sintetizar lógicamente el programa fuente VHDL del medidor de frecuencia digital y convertir automáticamente la descripción VHDL en un circuito a nivel de puerta. Luego realice la simulación de forma de onda y escriba el archivo vectorial de prueba de simulación de la siguiente manera (para simplificar la simulación, pruebe una señal periódica de 66 Hz):
El diagrama de forma de onda obtenido después de la simulación se muestra en la Figura 4. A partir de la forma de onda de simulación Ver que las medidas son precisas. Puede modificar aún más el archivo vectorial de prueba para la simulación de formas de onda. Finalmente, al programar el cable, el contenido del diseño se descarga al dispositivo CPLD para su simulación física. ?
5 Conclusión
Este artículo presenta el método de diseñar un medidor de frecuencia digital usando lenguaje VHDL y descargarlo a CPLD para formar un circuito real, lo que puede simplificar el desarrollo y la fabricación de hardware. procesar y reducir en gran medida El tamaño pequeño del hardware mejora la confiabilidad del sistema. Al mismo tiempo, según el módulo de circuito básico, no es necesario modificar el circuito de hardware. Al modificar el programa fuente VHDL y agregar algunas funciones nuevas para satisfacer las necesidades de diferentes usuarios, el hardware del sistema digital puede basarse en software.