Red de conocimientos sobre prescripción popular - Conocimiento de perdida de peso - ¿Cuál es la diferencia entre la declaración if y la declaración CASE en VHDL?
¿Cuál es la diferencia entre la declaración if y la declaración CASE en VHDL?
Estos dos son muy similares al lenguaje C.
En el lenguaje VHDL, el IF general solo se usa para juzgar si o no.
La sentencia CASE se utiliza generalmente para determinar la prioridad. 74138 Este es el caso al compilar con VHDL.
De hecho, el anidamiento de IF es una declaración CASE.
¿No sé si lo entiendes? (Expresión de lenguaje limitada)